高多層電路板特性阻抗50Ω
在電路板的設計中，導線特性阻抗一般均設定為50Ω。在SLC之前的FR4電路板特性阻抗約為800Ω。有時高密度FR4電路板的層數(shù)高連6層或8層，由于導線層距離接地層很遠因此特性阻抗會增加到150Ω以上，而使得訊號雜訊大幅增加。后來由于CMOS晶片的功率較小因此在電路板的設計上才將特性阻抗降低為50Ω。此外一般IC驅(qū)動器和接受器的特性阻抗都是50Ω，為了降低訊號的雜訊，因此承載晶片的電路板特性阻抗一般也都是設定成50Ω。
為了減少線路所造成的雜訊問題，從以前的單晶片模組（SCM）和多晶片模組（MCM）等電路板模組都一直將特性阻抗設定為標準的50Ω。而主機板的封裝雜訊問題，如果能結合SLC和FCA技術，由于封裝本身能連到高密度小型化，并將線路板特性阻抗與元件匹配設定為50Ω時，則可以大幅降低封裝的雜訊問題。至于曾層電路板，導體層厚度越薄雜訊問題越小，不過如果要目前FR4電路板的制程匹配的話，則以標準的18μm導體層為主（目前能連到10μm的導體層厚度）。
早期的多層線路板是在FR4電路板的基層上方利用增層法形成曾層層?；鶎拥闹饕δ艹俗鳛榛闹坞娐钒宓慕Y構之外，在電路布局上通常也會將使用厚導體層的電源層配置在基層上以增加電路板的使用效率。而且曾層層上的栓孔孔徑較小，因此根據(jù)不同線路層的功能將基層和增層層中的線路分開也比較符合電路板的使用效率。
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